墙内媒体南风窗财经报道：当地时间8月12日消息，，美国商务部工业和安全局（BIS）发布公告，对设计GAAFET（全栅场效应晶体管）结构集成电路所必须的EDA软件；金刚石和氧化镓为代表的超宽禁带半导体材料；燃气涡轮发动机使用的压力增益燃烧(PGC)等四项技术实施新的出口管制！
相关禁令生效日期为2022年8月15日！
EDA是芯片IC设计中不可或缺的重要部分，是一种广泛使用的技术的高级形式，属于芯片制造的上游产业，涵盖集成电路设计、布线、验证和仿真等所有流程。EDA被行业内称为“芯片之母”。
目前，全球的EDA软件主要由Cadence、Synopsys、Mentor等三家美国企业垄断。称霸EDA市场的美国三巨头，牢牢占据了全球超过70%的市场份额，能够提供完整的EDA工具，覆盖集成电路设计与制造全流程或大部分流程。
美国断供EDA软件，对国产芯片发展有什么影响？
当下，国内大多数芯片设计公司仍在采用进口的EDA工业软件来设计芯片，这也就导致了国内芯片设计领域难以实现真正意义上的国产化。一旦美国断供EDA软件，短时间内肯定会严重影响国内芯片企业的设计能力，但国产EDA软件将彻底崛起。
其实，我们已经在EDA软件领域展开布局了，《中华人民共和国国民经济和社会发展第十四个五年规划和2035年远景目标纲要》就明确将集成电路列为7大科技前沿领域攻关的第3位，EDA的攻关更是位列集成电路之首。
据悉，GAAFET晶体管技术是相对于FinFET晶体管更先进的技术，FinFET技术最多能做到3nm，而GAAFET可以实现2nm。氧化镓(Ga2O3）、金刚石则是被普遍关注的第四代半导体材料。
这四项技术是 42 个参与国在2021年12月会议上达成共识控制的项目之一。美国的出口管制涵盖了比国际协议更广泛的技术，包括用于生产半导体的额外设备、软件和技术。
美国商务部表示，此举涵盖的“新兴和基础技术”包括氧化镓和金刚石，因为“使用这些材料的设备显着增加了军事潜力”。
另外，美国商务部工业和安全部副部长Alan Estevez表示：“允许半导体和发动机等技术更快、更高效、更长时间和更恶劣条件下运行的技术进步可能会改变商业和军事领域的游戏规则。”
美国对第四代半导体等技术实施新出口管制，针对中国吗？
中共官媒观察者网则称，尽管BIS并没有直接提到中国，但汇业律师事务所高级合伙人杨杰向观察者网指出，中国现在属于被美国列为国家安全管控的国家之一，只要技术和物项被美国政府列入出口管制目录，大概率就会对中国的出口设置限制，比如美国企业对华出口需要许可证等，这实际上会造成中美在半导体领域里进一步脱钩。
当地时间8月12日，美国商务部工业和安全局（BIS）发布公告，称出于国家安全考虑，将四项“新兴和基础技术”纳入新的出口管制。这四项技术分别是：能承受高温高电压的第四代半导体材料氧化镓和金刚石；专门用于3nm及以下芯片设计的ECAD软件；可用于火箭和高超音速系统的压力增益燃烧技术。
美国商务部副部长艾伦∙埃斯特韦斯（Alan Estevez）在公告中宣称，美国进行出口管制是为了让“全球各地的公司能在一个公平的竞争环境中运行”。他提到，科技进步使得半导体和发动机等技术运行的更快、更高效和更耐用，甚至可以在更恶劣的条件下运作，这可能使它们成为商业和军事领域“游戏规则”的改变者。
BIS在公告中声称，将四项支持生产先进半导体和燃气涡轮发动机的技术纳入出口管制，是《瓦森纳协定》42个参与国在2021年12月全体会议上达成一致的结果。此外，美国还在管控更多的技术，包括用于半导体生产的设备、软件和技术，这些管控已超出《瓦森纳协定》中商定的项目。
尽管美国打着42个国家的旗号，但俄罗斯卫星网等外媒早就揭露过，《瓦森纳协定》实际上完全受美国控制。当协定中的某一国家拟向中国出口某项高新技术时，美国甚至直接出面干涉。如捷克拟向中国出口“无源雷达设备”时，美国便向捷克施加压力，迫使捷克停止这项交易。
“出口管制是美国在与他国竞争过程中的一种手段，”杨杰向观察者网指出，考虑到中国正加大力度投资半导体，美国为了维持自身优势，正想法设法阻碍中国半导体产业的发展速度。
对于美国动不动就使用制裁大棒的做法，国外学者曾撰文抨击，如果美国想要保持其在电子行业的世界领导者地位，可以加大力度投资未来的技术知识，进而与中国相匹敌。那么，美国为什么要走制裁路线呢？因为制裁更容易实施，建立一个重视知识的社会更困难。这是晚期资本主义的病态。
在公告中，BIS介绍了四项最新被管制技术的详细信息。
1. 氧化镓（Gallium Oxide，Ga2O3）和金刚石（diamond）
BIS公告称，氧化镓和金刚石是可以在更恶劣条件下工作的半导体材料，能承受更高的电压或更高的温度，采用这些材料生产出来的设备具备更高的军事潜力。
按照材料性质划分，半导体衬底目前大致可划分为四代：
第一代以硅（Si）、锗（Ge），为代表，主要应用于低压、低频、低功率的部分功率器件、集成电路；
第二代以砷化镓（GaAs）、磷化铟（InP）等为代表，被广泛应用于光电子和微电子领域；
第三代以碳化硅（SiC）、氮化镓（GaN）等宽禁带半导体为代表，在介电常数、导热率及工作温度等方面具有显著优势，目前已逐步应用在5G通信、新能源汽车、光伏等领域；
氧化镓、金刚石等被视为第四代半导体材料。
北京科技大学教授李成明曾介绍，氧化镓是一种新型超宽禁带半导体材料，与碳化硅、氮化镓相比，氧化镓的禁带宽度达到了4.9eV，高于碳化硅的3.25eV和氮化镓的3.4eV，确保了其抗辐照和抗高温能力，可以在高低温、强辐射等极端环境下保持稳定的性质；而其高击穿场强的特性则确保了制备的氧化镓器件可以在超高电压下使用，有利于提高载流子收集效率。
从市场调查公司富士经济2019年6月对宽禁带功率半导体元件的全球市场预测来看，2030年氧化镓功率元件的市场规模将会达到1542亿日元（约人民币92.8亿元），这个市场规模甚至超过氮化镓功率元件的规模（1085亿日元，约人民币65.1亿元）。
目前，针对氧化镓展开研究的各大企业、高校和研究所都对氧化镓的性能寄予厚望，但距离真正实际应用还需要解决很多关键的瓶颈问题。研发上遇到的障碍主要有两方面，一是大尺寸高质量单晶的制作，目前仅有日企研发出6英寸单晶，但还未实现批量供货。二是氧化镓材料大功率、高效率电子器件还处于实验室阶段的研发，在大规模实际应用方面还有欠缺。
中国科技部今年已将氧化镓列入“十四五重点研发计划”。而美国目前正从前沿军事技术布局的角度大力发展氧化镓材料。美国空军研究实验室、美国海军实验室和美国宇航局，积极寻求与美国高校和全球企业合作，开发耐更高电压、尺寸更小、更耐辐射的氧化镓功率器件。
需要指出的是，尽管在半导体衬底材料中有代际划分的说法，但并不能笼统地认为“后一代优于前一代”。第二代、第三代半导体并不能取代第一代半导体，而是根据不同材料的特性，在不同领域应用。
2. 电子计算机辅助设计软件（Electronic Computer-Aided Design，ECAD）
ECAD是一类用于设计、分析、优化和验证集成电路或印刷电路板性能的软件工具。
BIS公告称，此次被纳入管制范围ECAD软件，是专门被用于开发具有全栅极场效应晶体管 (GAAFET) 结构集成电路的软件。
GAAFET晶体管结构是实现3nm及以下技术节点的关键。该技术使生产更快、更节能、更耐辐射的集成电路成为可能，可以用于推进许多商业和军事应用，包括国防和通信卫星。
今年6月，三星已使用GAAFET技术量产3nm制程芯片，尚未公布具体客户名单。而台积电已宣布，3nm制程仍将采用FinFET晶体管结构，最早到2nm制程时才会使用GAAFET结构。
曾有半导体行业媒体撰文指出，采用GAAFET晶体管结构制造的芯片，性能有望提升25%，功耗降低50%。而使用FinFET结构，性能和功耗的改善大致都在15%到20%的范围内。但两种技术的难度和成本应该并不相同。
元达律师事务所资深顾问詹凯向观察者网指出，用于开发GAAFET晶体管结构的ECAD软件将被美国添加到新的出口管制分类编号3D006下的商业管制清单（CCL）中。对于在NS列中带有“X”的国家/地区，出于国家安全 (NS) 和反恐 (AT) 的原因，这将需要出口许可证，包括中国也属于受限国家。
他认为，美国严格限制EDA领域是比较困难的，这将给当前已经面临严重不确定性的半导体产业带来巨大伤害。本次美国采取的临时禁令和之前判断一致，主要针对的是“3nm及以下”先进制程的ECAD，而不是全产品线和产业链均需要使用的EAD产品。从这个角度看，美方“小院高墙”的出口管制政策并没有改变。
目前，国内已涌现出华大九天、广立微、概伦电子、芯和半导体等多家EDA厂商。但被视为国产EDA龙头的华大九天去年曾在招股书中透露，该公司既有模拟电路设计及验证工具尚不支持16nm及以下先进工艺设计（实际吹牛，该公司软件不会设计出28nm以下的芯片）。
图源：华大九天招股书
3. 压力增益燃烧技术（Pressure Gain Combustion，PGC）
BIS公告称，压力增益燃烧技术在陆地和航空航天领域具有广泛的应用潜力，涉及应用包括火箭和高超音速系统等。2020年，美国国家科学院曾把压力增益燃烧等技术列入先进燃气轮机十大优先研究领域。该技术利用多种物理现象，包括共振脉冲燃烧、定容燃烧和爆震，导致穿过燃烧器的有效压力上升，而消耗的燃烧量相同，有潜力把燃气涡轮发动机效率提高10%以上。不过，BIS目前尚无法确认任何正在生产中的发动机使用了这项技术，但已经有大量研究指向潜在生产。
根据BIS公告，对氧化镓、金刚石以及压力增益燃烧技术的出口管制将自今年8月15日生效，对ECAD软件的出口管制将在自今年8月15日起60天后生效。
杨杰告诉观察者网，这四项技术被美国纳入新的出口管制后，美国政府可能会设定新的许可证和要求。而BIS所提到的对美国国家安全造成严重影响，往往是对美国的军事优势存在一定威胁。未来也不排除美国把更多自身掌握一定优势的新技术和新物项纳入出口管制，从而加强对中国的打压。
他分析指出，美国的出口管制是针对不同的物项和不同的最终用户设置不同的管制要求。比如同一个半导体材料，如果向英国出口可能就不需要特别的许可证，但如果出口到中国，可能就需要特殊的许可证。甚至也有可能禁止对华出口，像一些被列入实体清单的中国企业，很可能就无法拿到许可证。
“对中国企业而言，如果未来美国在半导体领域加速与中国脱钩，中国企业一方面可能要加速去美化，也就是说在半导体领域里，要尽量减少对美国的依赖。另一方面也要注意，供应商中有没有受到美国制裁的企业，一旦与受到美国制裁的企业进行相关交易的话，可能自己也会受到美国制裁。”杨杰分析称。
对于美国频繁动用出口管制等手段打压中企，中国外交部早就表明过态度：美国动用国家力量，泛化国家安全，不断滥用出口管制等措施，对他国特定企业进行打压遏制，这是对自由贸易规则的严重破坏，对全球产业链供应链安全的严重威胁，也是对包括美国在内的各国人民福祉利益的严重损害。
尽管在目前的大环境下，美国继续出手打压中国相关产业的概率很大，但也有业内人士向观察者网指出，美国能够使用的手段其实比较有限，不可能像美商务部长雷蒙多所说的那样，轻易就能让某家企业“关门”。
首先，全球半导体产业离不开中国半导体产业的配合。荷兰光刻机巨头阿斯麦就曾直言，如果美国迫使该公司停止向中国大陆销售其主流光刻设备，全球半导体供应链将面临中断，美国企业也将成为受害者。当前，半导体制造业在东亚的聚集，不仅是美国产业的选择，也是全球化资源配置最高效的办法。
第二，美国政府试图重建本土半导体制造业，不见得符合全部美国资本的立场，甚至也不符合美国劳动者的立场。川普执政时期，试图施压让制造业回流美国，但他们很难说服普通人前往汽车制造业、钢铁业以及技术含量更高的半导体制造业就业。一是因为半导体制造需要高强度工作，二是人才培训不可能短期完成。
“美国的干扰会一直存在，但具体作用没有那么夸张。”前述业内人士认为，半导体对整个国民经济和工业发展起着至关重要的作用，中国半导体产业要做好长期艰苦奋斗的打算，不能急功近利。
“我认为半导体产业并不是人和人的竞争，甚至也不是企业之间的竞争，而是国家间的竞争。”他指出，国内政策对半导体产业的支持力度还远远没有到头，“比起当年对高铁、光伏等行业的支持，政策方面还有很多牌可以出，还有很多工作可以做，中国半导体未来还是充满希望的。”
没有了美国的EDA，中国是不是芯片都不能做了？
EDA是芯片之母，是芯片产业皇冠上的明珠，是 IC设计最上游、最高端的产业。
EDA 是电子设计自动化的简称，是从 CAD、CAM、CAT 和 CAE 的概念发展而来的，随着集成电路技术 发展，EDA 越来越被业界予以“芯片设计软件工具”的代名词。EDA 是集成电路设计必需、也是最重要 的软件工具，EDA 产业是 IC 设计最上游、最高端的产业。2018 年全球集成电路产值近 5 千亿美金，中国 集成电路进口金额超 3 千亿美金，EDA 是集成电路产业产能性能源头，从仿真、综合到版图，从前端到后 端，从模拟到数字再到混合设计，以及后面的工艺制造等，EDA 软件工具涵盖了 IC 设计、布线、验证和 仿真等所有方面，是集成电路产业的“摇篮” 。
全球 EDA产业形成三巨头公司寡头垄断格局。
EDA 是集成电路产业链相对产值较小但又极其重要的关键环节，具有―体量小、集中度高‖的特点。2018 年相对于近五千亿美金的芯片产业，整个 EDA 的市场规模仅为 97.15 亿美元，而其中有 70%的市场份额 都由 EDA 三巨头 Synopsys、Cadence 和西门子旗下的 Mentor Graphics 占据。在中国市场，集中度更高， EDA 销售额的 95%由以上三家瓜分。
EDA 三巨头公司都基本能给客户提供全套的芯片设计 EAD 解决方案。Synopsys 最全面，它的逻辑综合 工具 DC，时序分析工具 PT 占据统治地位；Cadence 的强项在于模拟或混合信号的定制化电路和版图设 计；Mentor Graphic 点工具很出色，但在集成度上难以与两家抗衡。探究三巨头成功存在三要素：一、持 续并购重组，二、高研发投入，三、美国政府的支持。
没有了美国的EDA，中国是不是芯片都不能做了？
回答很精练，180nm/350nm以上的部分老工艺线是可以用破解版或国产替代版继续做的，但深亚微米级130nm/90nm开始就很难离得开正版授权了,越往下越难，到了22nm以下，就完全不可能了。（SiSC按：参照windows系统在中国市场的层层推进，我们始终要过渡到为此买单的时候；旧版或者破解版只能是缓兵之计。培育或开发出替代EDA软件才是解决方法。笔者今天仔细阅读了华为任正非关于基础理论积淀不足的大前提下与其宣扬自主创新不如站在巨人肩膀上再谈研发创新这个论点，深以为然！）
那么，在IC设计中EDA可否缺席呢？答案是否定的。大家熟知的Office、AutoCAD等工具类软件很纯粹，脱机都可以用，完了打印出来就可以；与之不同，芯片的自动化设计软件(EDA)工具软件其最大特点是，EDA与芯片代工厂存在高度的绑定关系，工程师在设计时，需要代工厂提供数据包，称之为PDK，包含了诸如晶体管、MOS管、电阻电容等基础器件或反向器、与非门或非门、锁存器、寄存器等逻辑单元的基本特征信息，这个数据包会不断优化，更新频繁，同时对EDA软件有绑定及校验的作用，一般只支持当前最新版的工具。
一. 为什么要用EDA？
EDA，Electronic design automation，中文叫电子设计自动化。
最早的集成电路是用手工做的，因为就几个管子，前端可以手工完成其功能的计算，后端版图就根据电路图，将管子，连线用笔转移为几何图形，画出胶带（算是掩膜的老祖宗），因为管子少，线也简单，所以不容易出错。这是60年代——70年代中期的事情。（国内有些公司十年前都还在用，不知道现在如何。）
但是，到了几十个，几百个器件或单元的时候就不行了，肉眼非常容易出错。
比如这种：整个模块也就五百多个管子吧，截了大概5%的区域出来，这个人手工怎么做呢，做完怎么保证百分百不会错呢，如果用自动布局布线工具，大概也就几秒就运行出来了，而且不会错。
数字网表导出来的电路图
这个自动布局布线出来的版图，用了7层金属，上千条毫无规律的线，试问怎么去画？怎么去查？
数字版图
这是目前比较典型的一个SOC（system on chip）芯片（CPU就是SOC的一种）的图，里边包含了数字电路也包含了模拟电路IP，上面这个数字版图的截图，可能只是下面这个完整版图的千分之一，甚至更少，你要知道最古老的SOC里的晶体管都是千万级以上，现在的个数更是动辄就是几亿，甚至上十亿：
典型的SOC示意图
一条线连错了，可能整个产品的功能就变了，也就是你花几千万，只能得到一堆人都砸不了的板砖。之前所有投入全部打水漂。一般来说制程越先进，制造和研发费用愈来愈昂贵，哪怕是很老的0.5um, 0.35um的工艺，虽说只要几十万，几百万，但那也是钱哪，更别说到了28nm下制程动辄都是千万级美元的费用，10nm，7nm更是亿级美元了，流几次片没成功直接倒闭的公司数不胜数。所以必须使用计算机来辅助设计！
二. EDA的种类介绍
做了张脑图，大家先看下芯片的大致流程：
当然实际设计会更复杂；随着制程线宽的变小，会进一步加剧流程各环节的复杂度以及增加环节内部的新的验证项目，但大体还是以下步骤：前端设计和前仿真—后端设计及验证—后仿真—signoff检查—数据交付代工厂(以gds的形式）
这里，我需要稍微解释一下两个重要概念：
- Signoff (签核)：比较抽象，简单说就是按厂家的默认设置要求做最后一次的规则验证，通常我们在设计的时候，会将厂家要求的标准提高一些来做。
- 后端设计：可以理解为将电路从器件符号形式转为几何图形形式，以指导掩膜版的设计。
然后，我把设计流程里各个环节能用且好用的软件罗列一下（可以看到基本都是Cadence、Synopsys、Mentor三家的产品）：
1、模拟及混合信号类（包括模拟前端设计及仿真，模拟后端设计及验证，芯片后仿真）
■ 电路及版图设计工具：Virtuoso (Cadence)， 0.18um,0.35um等老工艺可以用L-edit.(这个不受限）
■ 版图物理验证工具：Calibre(Mentor)，老工艺还能用Assura(Cadence)，dracura（Cadence,更老,十几年前刚毕业那会儿用过）
■ 版图参数提取工具：Star-RC(synopsys), Calibre XRC(Mentor),QRC（Cadence）
■ 电路仿真工具：Hspice(Synopsys) ，Spectre(Cadence)， ALPS(华大九天，中国）
2、数字及SOC类（数字前端，数字后端，验证，仿真）
■ RTL综合工具 ：DC(Design compiler，Synopsys)
■ 仿真验证工具：VCS(Synopsys), ModelSim(Mentor),Incisive,Indago, MDV,VIP(Cadence)
■ 数字后端设计工具：ICC(Synopsys)，Innovus/Encounter(Cadence) 还有180nm制程可用的老掉牙的Astro( synopsys).
■ DFT工具：DFT Compiler (Synopsys)
■ 物理验证工具：ICV（Synopsys）PVS(Cadence), Calibre(Mentor)
■ signoff 时序/噪声/功耗分析工具：Prime time, PT(synopsys),PrimeRail(Synopsys) , redhawk Fusion(Synopsys, 这套flow产品的核心redhawk是ansys的产品，ansys为s家战略合作），Totem(Ansys, 美国）
3、PCB:
■ Allegro(Cadence) ：这个还好，不更新也没太大个问题。
这里再简单说下国内的EDA情况，反向提图抄袭软件其实是走在世界前列的，芯X景（据说还要上市圈钱），客户除了早就被拉黑的外，都不敢说用了他家产品，怕吃官司，这种不值得提倡，因为他们干的事早已超出了他们所宣称的只用于合理学习的底线；
正向设计里目前真正得到认可的只有华大九天（我为他们点个赞），但主要是模拟产品上，具体的说是模拟电路的仿真工具（ALPS），再细化下是电源类产品的仿真上，有他们的独到及NB之处，他们也有对标 virtuoso的兼容性产品Aether，但是得在成熟工艺下用。国内的EDA依然处于一个辅助角色状态，还有很长很长的路要走。
可以这么说，世界上所有的芯片设计公司，不管你是5nm还是350nm吧，无论你多NB，多逆天，肯定采用了这三家的至少一种软件，哪怕是盗版 。
三. 设计平台化产品闭环
Synopsys和Cadence一贯的发展战略是平台性发展，也就是说并不是某个环节的设计软件强，而是从前端设计-前仿真/验证-后端设计-后端验证仿真直到流片的整套产品都很强，并形成设计的闭环，比如synopsys的Milkyway， Cadence的OA(OpenAccess)。。粗略的说，模拟/数模混合芯片设计用cadence平台，数字芯片设计采用synopsys平台，当然实际并非如此绝对，有一定的交叉使用情况。。对于客户来讲，他们自然会倾向于平台化的EDA的采购，而不是分门别类的买，因为省事就意味着省钱啊，除非你的某项产品极其NB，比如Mentor的功能或物理验证产品,Ansys家的功耗分析软件，那确实厉害,尤其是物理验证C,S两家真干不过，已经是全球所有代工厂公认的金标准，也迫于垄断压力收不了，那只能战略合作。
四. 与工艺厂的捆绑（EDA联盟+IP联盟）
然后呢，EDA的垄断还体现在于工艺厂的捆绑上，工艺厂早期要进行工艺研发，势必也要进行器件，简单功能芯片的设计，要设计就得基于eda设计平台支持，这时候Synopsys, Cadence等EDA公司就来送温暖了，他们甚至会免费直接帮你设计多种基础IP, 各种规模的功能IP以扩充你的IP库，IP库越大越全，对客户的吸引力也就越大，win-win；在功能验证，物理验证环节，则有Mentor的一席之地，物理验证会贯穿并频繁往返于后端设计的全流程，对于软件的效率和可视化要求很高，这点calibre做得非常好。另外EDA供应商还会给学校客户优惠价甚至免费，其目的也很明显，培养用户习惯，除非学校也是光荣的上了美帝黑名单。
也就是：EDA 工具+IP授权的捆绑。
这样一整，进入投产阶段后，工艺厂发给客户的PDK设计包自然也只能支持 Synopsys, Cadence，Mentor的了，其他的EDA替代品，多在兼容性上做功，并且无法提供平台化产品，加上兼容和原生，在时效及使用上都有很大的差异。。一旦做强了还面临着Cadence,Synopsys的收购/绞杀威胁。还是那句话，人家提供的是平台，除非你能像Mentor那样提供整套验证平台也可。
五. 不得不提的IP
EDA说完了，再说说IP，IP对于今天SOC设计的重要性不用赘述了， Synopsys, Cadence的另一个杀手锏级的垄断产品：接口类IP，这是每一颗SOC必不可少的东西，比如：高速SerDes, ethernet以太网，PCIE, CPRI, SATA，USB,Type-C，MIPI, HDMI,DP…还有DDR; 如下图所示，Synopsys 的IP业务在总营收里占第二。
Synopsys 2013~2018的产品及服务的营收占比
貌似从65nm开始吧，每一代工艺出来的早期基本只有Synopsys和Cadence两家可选，因为这两家是先进工艺研发的唯二工艺-产品的设计及验证平台，他们老早就进去了，至少是从设计PDK（芯片设计工具包）开始，产线开放后，陆续才会有其他IP供应商或自主研发的接口产品可用， 但到了14nm开始，除S,C两家外，很长时间基本只有rambus, aphawave，esilicon等公司的IP可用，rambus，esilicon是美国公司，alphawave是加拿大公司，加拿大你懂的，不过华为是他们的T1客户。。。但是7nm,5nm下，能做到所有类型的接口IP都提供的，还是只有Synopsys或Cadence。就在前天，Cadence发了款TSMC 7nm的超高速112G/56G 长距离SerDes,用于云数据中心和光网络芯片，5G基础设施的核心IP。SMIC14nm的10G多协议PHY IP也是他们独家的，5月14日发布的。
然后我来一张2019年半导体IP厂商TOP10榜单：
榜单中前三个就不说了：
SST：得益于NVM接口的流行，直接从十名开外， 冲到了第三。（总部美国加州）
imagination(一家被中资背景的美国私募控制的英国公司。。？？） ，其主要产品是GPU IP，国有化了，但这两年垮得很厉害；
Ceva（以色列） 主要是DSP；
Verisilicon（芯原，重点提一下，这家主要研发力量在中国，外面名气不大，但业内名气很大，很NB，作为研发力量主要在中国的公司，海外营收竟然占了70%+ ，不乏谷歌，Facebook、博世、亚马逊、英特尔、恩智浦，高通，华为这样的巨头客户。全球IP供应商排名里排第7，国家大基金和小米这两年都投了他们，昨天科创板上市已经过会了，是家中国公司。他们虽然技术储备不错，但体量偏小而且研发投入占比极大，所以财报不太好看，后面看资本注入后，有进一步扩张并做大的机会，看好他们厚积薄发。他们的重要布局是Globalfoudry（格罗方德）22nm, 三星28nm FDSOI产线的低功耗产品，据说是给刚建厂的中芯国际做标准单元库起家的，现在是三星和GF的IP联盟中的战略合作伙伴。
Achronix(美国）, 主要是FPGA；
eMemory，看名字就知道memory。
六. 破局
下策：用盗版EDA。国内有公司这么干，省钱是一方面，主要还是因为上了黑名单，人家给钱也不卖，用盗版软件设计好，然后交给第三方代理公司处理，投片，然后交给厂家代工，但是这基本只能在0.18um甚至更高的制程的产品，65nm以下的产品基本上很难。（现在这种代理公司越来越少了，黑名单都快拉满了。）
我就不说这玩意儿不能破解了，我相信这世界上没有绝对无懈可击的防御体系，哪怕这几家的物理license manager体系设计几乎已经做到了世界最好。
主要原因还是我刚刚说的工艺厂和EDA利益绑定的问题，工艺厂的设计数据包（PDK），尤其是验证文件的更新非常频繁，尤其是新工艺，因为随着各种测试片，量产版的测试反馈，会不断的调整器件模型，设计规则，不断迭代，让良率达到最高，一个月一更的都见过，甚至是1.x版本直接升到2.x版，都不是0.0x这么微小迭代。这种幅度的更新让设计重来的都有。
几个顶级代工厂的工具基本都是用最新版本，所以放出来的更新PDK也是用最新版工具校验, 你老的工具很可能就得跟着更新，盗版根本来不及，也没什么人愿意干这种费力不讨好的事，所以能找到盗版的几乎都是老点的版本。除非是老工艺，比如台积电的0.18um，貌似七八年没更新了，因为已经完美了，就不存在过期这种问题。
比如说之前做28nm以下模拟设计，最早还能用virtuoso的ic6.16, 6.17，到后来成了ICADV122,直到现在只能用ICADV123, 验证就更快了，一年一代.比如这个Mentor 的Calibre，一年一个大更新，里边还有小更新，17年的是打不开19年的工具校验过的数据的，一个版本对应一批License（按个数卖）
常见硬件设计的7大EDA工具
EDA工具的应用
